ארכיטקטורת מקלט LVDS מעשית ל־ADC רב־ערוצי

1. הקישור הוא Source Synchronous

ה־ADC משדר נתונים יחד עם שעון שמגדיר את חלון הדגימה. ה־FPGA צריך ללכוד את הנתונים ביחס לשעון זה, ולא ביחס לשעון מערכת בלתי תלוי.

מסלולי הנתונים והשעון, jitter, skew ואילוצי הקלט קובעים את המרווח הזמין.

2. בונים את המקלט כשש שכבות מפורשות

חלוקה שימושית היא: I/O דיפרנציאלי, קליטת DDR, deserializer, יישור מילה ומסגרת, קיבוץ ערוצים, ו־CDC עם buffering.

• Buffers ומשאב שעון
• DDR capture
• שחזור מילה
• יישור לפי frame
• איגוד דגימות רב־ערוציות
• FIFO לתחום העיבוד

3. משתמשים במשאבי הקלט של ה־FPGA במכוון

יש לבחור buffers, PLL או clock network, רכיבי DDR ו־delay resources בהתאם למשפחת ה־FPGA. מיקום פינים והקצאת בנקים משפיעים ישירות על יכולת המימוש.

החלטות אלה צריכות להיעשות לפני הקפאת ה־PCB.

4. יישור הוא מכונת מצבים ולא תקווה

מכונת היישור צריכה לזהות תבנית, להחליט על bit slip או word slip, לאשר נעילה ולצאת ממנה כאשר מוני השגיאה חוצים סף.

שמירת סיבת הכשל האחרונה ומצב היישור לכל נתיב מקצרת משמעותית את עבודת המעבדה.

5. עוברים תחום שעון רק לאחר השלמת הדגימה

אין להעביר ביטים טוריים בנפרד אל שעון המערכת. משלימים תחילה מילה וקבוצת ערוצים תחת שעון המקור, ואז מעבירים אובייקט נתונים שלם באמצעות FIFO או handshake שנבדק.

גם reset ordering ומצב empty/full צריכים להיות חלק מהאימות.

6. מאמתים את המקלט בשכבות

מתחילים בסימולציית יחידה עם תבניות סריאליות ויחסי מופע מבוקרים, ממשיכים ב־CDC analysis ובתבנית הבדיקה של ה־ADC, ורק לאחר מכן משתמשים באות אנלוגי.

בדיקות stress צריכות לכלול resets, שינויים בתצורה, עצירת מארח והרצות ארוכות.

• Unit simulation
• בדיקות CDC
• מצב בדיקה של הממיר
• אות אנלוגי ידוע
• stress והתאוששות