שיקולי FPGA ו־PCB לרכישת נתונים מהירה ואמינה

אמינות מערכת רכישה נקבעת בממשק שבין השרשרת האנלוגית, השעון, ה־PCB, בנקי ה־FPGA וה־RTL.

תכנון כל תחום בנפרד עלול להשאיר סיכון בלתי נראה עד שלב ה־bring-up.

עקרונות הנדסיים מרכזיים

✓להתחיל מתקציב מערכת שלם.
✓להתייחס לשעון כחלק מהשרשרת האנלוגית.
✓לבצע pin planning ותזמון לפני עריכה.
✓להוסיף יכולת תצפית ואבחון.

1. מתחילים מתקציב מערכת

יש לרכז קצב דגימה, רוחב מילה, מספר ערוצים, קצב נתונים, השהיה, זיכרון, תעבורה למארח ויעדי רעש. התקציב חושף צווארי בקבוק מוקדם.

הוא גם מונע מצב שבו כל תת־מערכת עומדת בדרישה מקומית אך הנתיב המלא אינו עומד בקצב.

2. השעון הוא חלק מהשרשרת האנלוגית

jitter בשעון משפיע על SNR במיוחד בתדרי כניסה גבוהים. יש לתכנן מקור, הפצה, אספקה, return path ובידוד מרעש דיגיטלי.

גם בתוך ה־FPGA יש לשמור על משאבי clock מתאימים ויחסי timing מפורשים.

3. מתכננים הספק לרעש ולמעברים

ממיר ו־FPGA יוצרים דרישות שונות של רעש וזרמי מעבר. בחירת רגולטורים, decoupling, מישורי מתח, sequencing ו־grounding צריכה להתבסס על הזרמים הדינמיים ועל רגישות המערכת.

נקודות מדידה לזרמים ולמסילות מתח מסייעות מאוד בהפעלה הראשונית.

4. שולטים בקישוריות מחבילה לחבילה

עכבה, skew, vias, discontinuities, מחברים ונתיב החזרה משפיעים על איכות האות. יש להגדיר constraints לפי קצב הקצה והטופולוגיה, ולא רק לפי קצב הדגימה.

סקירת interface מלאה צריכה לכלול גם termination והקצאת הארקות במחבר.

5. מבצעים Pin ו־Timing Planning לפני Layout

בחירת פינים חייבת להתחשב בבנקים, מתחי I/O, זוגות דיפרנציאליים, clock-capable pins ומשאבי SERDES. לאחר מכן יש לבנות מודל timing שמראה שהממשק ניתן לסגירה.

שינוי pinout לאחר עריכה יקר ולעיתים אינו אפשרי ללא revision.

6. מתכננים Bring-Up ובידוד תקלות

test points, loopback, תבניות ידועות, counters, internal logic analyzers ורישום גירסאות צריכים להיכלל בתכן.

אב־טיפוס אינו מוכן לשחרור רק מפני שנתונים הופיעו פעם אחת. יש לתעד תצורה, תזמון, שיטת בדיקה, מגבלות וגרסאות חומרה ותוכנה.

מקורות ראשוניים

מקורות וקריאה נוספת

מסמכי היצרן והתקנים הם המקור המחייב לדירוגי רכיבים, דרישות תקן ופרטי מימוש תלויי התקן.