חיבור ממיר מהיר ל־FPGA אינו מסתכם במיפוי פינים. יש להתייחס למודל היציאה של הממיר, לתקן החשמלי, ליחסי השעון, לסדר הביטים, לגבולות המילה ולמעבר אל תחום העיבוד.
הגישה הבטוחה היא לפרק את השרשרת לשלבים ניתנים לבדיקה ולתכנן מראש כיצד יבודדו תקלות בחומרה, ב־RTL ובתצורת הממיר.
עקרונות הנדסיים מרכזיים
- ✓להתחיל מדפי הנתונים ומסמכי כרטיס ההערכה, ולא מהנחות כלליות על LVDS.
- ✓להשלים מסמך pinout ודרישות חשמליות לפני כתיבת RTL.
- ✓להפריד בין קליטת DDR, שחזור מילה, יישור מסגרת ו־CDC.
- ✓להשתמש בתבניות הבדיקה של הממיר לפני בדיקה עם אות אנלוגי.
1. מתחילים ממודל היציאה האמיתי של הממיר
AD9222 הוא ממיר בן שמונה ערוצים וברזולוציית 12 bit. היציאות הדיגיטליות הן LVDS טוריות וכוללות אותות נתונים, DCO ו־FCO. את קצב הסריאליזציה, הקוטביות ויחסי המופע יש לקחת מהתצורה ומהתיעוד המדויקים.
יש לוודא גם את מצב ההפעלה של כרטיס ההערכה, רמות המתח של בנקי ה־I/O, הארקות, אספקת מתח והגדרות SPI.
2. מגדירים ממשק פיזי וחשמלי לפני RTL
טבלת החיבור צריכה לכלול מחבר ופין בשני הצדדים, שם אות, כיוון, זוג דיפרנציאלי, תקן I/O, מתח בנק, termination ותפקיד שעון. כך ניתן לזהות היפוך זוגות, החלפת נתיבים או חוסר התאמה לפני ייצור הכרטיס.
במתאם פסיבי אין המרת רמות. לכן התאימות החשמלית של שני הצדדים היא תנאי יסודי, ולא פרט שניתן לפתור בתוכנה.
- בדיקת pinout מול הסכמה בשני הצדדים
- שמירת רציפות של זוגות דיפרנציאליים
- הקצאת DCO למשאב שעון מתאים
- תכנון נקודות בדיקה ואפשרויות loopback
3. מחלקים את מקלט ה־FPGA לשלבים ניתנים לבדיקה
ארכיטקטורה מומלצת כוללת buffers דיפרנציאליים, קליטת DDR, deserialization, שחזור מילת 12 bit, יישור בעזרת FCO, בדיקת תבנית ו־CDC לאחר השלמת הדגימה.
כל שלב צריך לחשוף מצב, מוני שגיאה ונקודות דגימה פנימיות. כך ניתן להבחין בין בעיית אות, בעיית ביט, בעיית מילה ובעיית תעבורה למארח.
- קליטת כניסה ושעון
- שחזור סדר ביטים מתועד
- מכונת מצבים ליישור
- FIFO אסינכרוני או מנגנון CDC שנבדק
- מוני שגיאות ואבחון
4. מגבילים את מה שמתרחש פיזית
הממשק הוא source synchronous ולכן אילוצי הקלט חייבים לתאר את יחס הנתונים ל־DCO, כולל אי־ודאות, מסלולי כרטיס ודרישות setup ו־hold. אין להסתיר נתיב קשה באמצעות false path רחב.
רק מעברים אסינכרוניים אמיתיים צריכים להיות מבודדים מניתוח התזמון. נתיב הקליטה עצמו חייב להישאר גלוי כדי שתוצאת ה־timing תהיה בעלת משמעות הנדסית.
5. מבצעים Bring-Up ברצף מבוקר
מתחילים בבדיקה סטטית של מתח, כיוון מחבר ורציפות. לאחר מכן מאמתים שעונים, מפעילים תבנית דיגיטלית בערוץ אחד, מרחיבים לכל הערוצים ורק אז מחברים אות אנלוגי ידוע.
בדיקת משך, reset חוזר, טריגרים ועומס מארח נדרשת כדי להוכיח יציבות, ולא רק הופעה חד־פעמית של נתונים.
- בדיקה סטטית
- תצפית בשעונים
- תבנית בדיקה דיגיטלית
- הרחבה לכל הערוצים
- אות אנלוגי ידוע
- בדיקת יציבות ממושכת
6. מימוש מאומת של Logic Tech Labs
במערכת מאומתת שולבו כרטיס AD9222, מתאם LTL-ADA-101 וכרטיס DE10-Standard. שמונה ערוצים בני 12 bit נקלטו בקצב 65 MSPS לערוץ, שוחזרו ב־FPGA והועברו דרך Linux משובץ ו־Ethernet למחשב מארח.
תוצאה זו היא ראיה למימוש המסוים שנבדק. היא אינה מחליפה בדיקת התאמה ותכנון תזמון עבור פלטפורמה או תצורה אחרת.
מקורות ראשוניים
מקורות וקריאה נוספת
- Analog Devices — AD9222 data sheet ←
- Analog Devices — HSC-ADC-FPGA deserialization board data sheet ←
- Terasic — DE10-Standard resources and user manual ←
מסמכי היצרן והתקנים הם המקור המחייב לדירוגי רכיבים, דרישות תקן ופרטי מימוש תלויי התקן.